Sobre o Risco-5
Origem do projeto
O projeto teve início a partir de um projeto de férias cujo objetivo era desenvolver um core RISC-V para fins de aprendizado, inicialmente foi desenvolvida uma versão monocilo, denominada Pequeno Risco-5. O projeto evoluiu rapidamente para uma versão multiciclo pouco tempo depois de seu início.
Esse projeto foi incentivado pelo professor Rodolfo Azevedo, do Instituto de Computação da UNICAMP, que sugeriu a construção de um processador RISC-V monociclo e posteriormente um RISC-V multiciclo. Ele também forneceu as primeiras FPGAs utilizadas para testes e auxiliou com dúvidas técnicas.
Nome
O nome Risco-5 vem de uma piada com o nome RISC-V, a arquitetura que ele implementa, mas também pode remeter a algo arriscado.
Família Risco-5:
- Baby Risco 5 - RV32E Implementação otimizada para o TinyTapeout: https://github.com/JN513/Baby-Risco-5
- Pequeno Risco 5 - RV32I Implementação de ciclo único (Arquivada): https://github.com/JN513/Pequeno-Risco-5/
- Risco 5 - RV32I/E[M]: https://github.com/JN513/Risco-5
- Grande Risco 5 - RV32I: https://github.com/JN513/Grande-Risco-5
- Risco 5 Bodybuilder - RV64IMA: Ainda em fase especulativa
- RISCO 5S - RV32IM Simulador escrito com a linguagem C: https://github.com/JN513/Risco-5S
Desenvolvedor
O Risco-5 foi projetado por Julio Nunes Avelar e está disponível para uso livre sob as licenças listadas abaixo.
Autor da logo: Mateus luck
Licenças
Licença de Hardware: CERN-OHL-P-2.0
Licença de Software: MIT
Licença da Documentação: CC BY-SA 4.0